30 lines
789 B
Systemverilog
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789 B
Systemverilog
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module hexdriver (
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input logic [3:0] In,
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output logic [6:0] Out
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);
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always_comb begin
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unique case (In)
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4'b0000 : Out = 7'b1000000; // '0'
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4'b0001 : Out = 7'b1111001; // '1'
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4'b0010 : Out = 7'b0100100; // '2'
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4'b0011 : Out = 7'b0110000; // '3'
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4'b0100 : Out = 7'b0011001; // '4'
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4'b0101 : Out = 7'b0010010; // '5'
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4'b0110 : Out = 7'b0000010; // '6'
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4'b0111 : Out = 7'b1111000; // '7'
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4'b1000 : Out = 7'b0000000; // '8'
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4'b1001 : Out = 7'b0010000; // '9'
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4'b1010 : Out = 7'b0001000; // 'A'
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4'b1011 : Out = 7'b0000011; // 'b'
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4'b1100 : Out = 7'b1000110; // 'C'
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4'b1101 : Out = 7'b0100001; // 'd'
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4'b1110 : Out = 7'b0000110; // 'E'
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4'b1111 : Out = 7'b0001110; // 'F'
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default : Out = 7'bXXXXXXX;
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endcase
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end
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endmodule
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